JTAG信號完整性測試,時(shí)序測試,接口項目測試,jtag測試,高速串行信號測試


(VTREF) -----強制要求5
接口信號電平參考電壓一般直接連接Vsupply。這個(gè)可以用來(lái)確定ARM的JTAG接口使用的邏輯電平（比如3.3V還是5.0V?）
Return Test Clock ( RTCK) ----可選項2
可選項，由目標端反饋給仿真器的時(shí)鐘信號,用來(lái)同步TCK信號的產(chǎn)生,不使用時(shí)直接接地。
System Reset ( nSRST)----可選項3
可選項,與目標板上的系統復位信號相連,可以直接對目標系統復位。可以*****目標系統的復位情況，為了防止誤觸發(fā)應在目標端加上適當的上拉電阻。



------------------------------------