好了，進(jìn)入正是，說(shuō)說(shuō)lvds調試。如下圖，采用軟硬結合板設計，左側為FPGA主板部分，右側主要是一些接口，包括Camlink、VGA，中間采用柔性電路板相連。

按照連載3的程序調試lvds接口，使用bank5的差分管腳輸出lvds信號，結果采集卡采不到圖，這下壞了，開(kāi)始懷疑引腳分配不正確，一番檢查，問(wèn)題不在這；

接著(zhù)覺(jué)得走線(xiàn)可能不對，看了看PCB，5對差分信號，對內線(xiàn)長(cháng)差控制在0.254mm內，對間線(xiàn)長(cháng)差控制在2mm內，走線(xiàn)沒(méi)有問(wèn)題；

再懷疑Camlink位分配不正確，Camlink在base模式下包含11對差分線(xiàn)（4對數據，1對時(shí)鐘，2對串口，4對相機控制），Camlink協(xié)議中有詳細的位分配表，

下表說(shuō)明了在base模式下，各種圖像模式（24bit RGB、8bit、10bit、14bit、16bit灰度等）下位分配情況。

查看287手冊，就可得到位分配信息。

又是一番檢查，位分配完全正確。

                datain3                    datain2                    datain1                    datain0    經(jīng)過(guò)同學(xué)的點(diǎn)撥，發(fā)現了問(wèn)題，原來(lái)在于時(shí)鐘的串行化問(wèn)題，我使用的是lvds_tx核的tx_outclock作為差分時(shí)鐘，而287的手冊上7倍時(shí)鐘串化對應的時(shí)鐘信號分別為1，1，0，0，0，1，1，問(wèn)題已經(jīng)比較明白了，clk差分通道數據如下，使用5個(gè)channels，如下圖所示。

cl_clk

重新編譯，下載，圖像輸出正常，lvds調試完成！！

由于lvds_tx核使用了一個(gè)ip核，邏輯中使用一個(gè)，qsys中使用一個(gè)，這樣總共4個(gè)ip核就用了3個(gè)，相關(guān)使用外用pll，結果出來(lái)的數據又不對了，至今沒(méi)有解決這個(gè)問(wèn)題，后面有進(jìn)展了再行吧。